受美國制裁影響，中芯國際淨利大幅低於預期，股價暴跌。圖為中芯國際積體電路製造公司位於上海的總部
6月17日，美國半導體研究機構SemiAnalysis對華為最新智慧型手機Mate80 Pro Max搭載的麒麟9030晶片進行拆解分析後發現：中芯國際N+3工藝（第三代7nm類工藝）的金屬布線間距（Metal Pitch）為32.5nm，比英特爾已量產的18A產品（布線間距為36nm）窄約10%。
從這個單一布線間距指標來看，中芯國際實現了比英特爾最新晶片更窄的布線間距。這一數據公布後，被多家大陸媒體廣泛報導，並出現「無EUV的技術新突破」、「最新工藝超越英特爾」，以及「實現工藝端對華為韜（τ）定律的支撐」等標題，迅速引發熱議。
然而，這並不等於中芯國際的整體工藝已超越英特爾。半導體先進位程並不是只看一個數字，通常要比較多個核心指標：如電晶體密度、功耗、性能、良率、製造成本、光刻技術、量產能力等。在這些關鍵指標上，其與英特爾仍存在明顯差距。
關鍵指標上二者差距明顯
根據SemiAnalysis的數據，中芯國際N+3的單位面積電晶體數量為1.134億個，略高於台積電成熟的N6（1.077億個），但遠低於英特爾18A（2.38億個）。由於美國的出口管制，中芯國際無法購買到荷蘭ASML最先進的EUV設備，只能依賴上一代DUV設備進行生產。
指標
中芯國際 N+3
英特爾18A
金屬間距
約32.5nm
約36nm
電晶體密度
落後約38%
更高
電晶體架構
FinFET改進方案
RibbonFET（GAA）
背面供電
無
PowerVia
光刻設備
DUV多重曝光
EUV
製造成本
多重曝光成本高
相對更成熟
良率
未公開
已量產
中芯國際N+3與英特爾18A關鍵指標比較（來自官網，筆者整理）
中芯國際在N+3工藝上為了實現當前電晶體密度，不得不採用變通方案：每個電晶體採用兩個鰭片，來彌補單鰭片驅動能力不足問題；觸點直接位於有源柵極上方，從而提升局部布線密度；單元之間採用單擴散斷點，進一步壓縮標準單元面積，硬擠出更高的密度。
在沒有EUV光刻機的情況下，為了能達到更小的線寬，中芯國際還大量採用了SAQP等多重曝光技術。這使得關鍵層的掩膜數量和工藝步驟大幅增加（部分層級曝光次數可達4次以上），工藝流程要比EUV成熟路線複雜得多。
該方案帶來顯著的系統性代價：製造步驟更多、成本更高、良率更難控制、產能擴張困難、難以持續縮小製程節點。這種「以複雜度換密度」的路線，邊際效應遞減明顯，每往前推進一代，所需補償措施都會指數級增加，物理極限和經濟性迅速惡化。
拆解結果顯示，雖然中芯國際的金屬間距比英特爾18A量產產品更緊湊，但整體電晶體密度仍落後約38%，因此綜合工藝水平並未超過18A。中芯國際N+3大致介於國際主流6nm—7nm水平之間，而英特爾18A相當於台積電2nm（N2）工藝。
英特爾18A技術優勢
根據英特爾的公開數據，與Intel3相比，18A工藝在同功耗下性能可提升最高約18%，同性能下功耗可降低約38%，晶片密度提升約30%。這些指標既反映了18A相對上一代的代際進步，也體現出其在性能、能效與密度方面的設計追求。
而事實上，18A工藝支持的最小金屬間距可達32nm。英特爾之所以放寬這個間距，其設計思路是為了通過PowerVia將電源從晶圓背面導入，騰出正面金屬層用於信號布線。這樣做可以提高約10%的電晶體密度，並實現更寬鬆的正面間距。
更重要的是，英特爾18A採用了兩項行業最先進技術：RibbonFET全環繞柵極電晶體（GAA）和PowerVia背面供電網絡。通過這兩項技術，18A實現了從「單純電晶體縮微」向「系統級功率與信號優化」的轉變，從而在性能、能效和電壓穩定性上具有明顯優勢。
6月16日，在2026年VLSI（超大型積體電路）國際研討會上，英特爾代工（Intel Foundry）正式披露，英特爾18A-P增強版已進入風險試產階段，它比基礎18A再提升9%性能（同功耗）或18%功耗降低（同性能），同時具備增強的熱特性，在晶片設計上也更靈活。
目前，全球先進邏輯晶片製造商的第一梯隊仍然是：英特爾、台積電和三星電子。SemiAnalysis指出，與這些先進位造商相比，儘管中芯國際在數值測量結果上有所突破，但在實際性能、生產成本、工藝成熟度與量產能力等方面，仍與國際主流先進工藝存在4—5年的差距。
中芯國際N+3工藝與華為韜（τ）定律有關聯
值得一提的是，中芯國際N+3工藝在特定指標上「超越英特爾」與華為提出「韜（τ）定律」（Tau Scaling Law）技術路線有直接且深刻的關聯。
5月25日，華為半導體業務部總裁何庭波在IEEE ISCAS2026國際會議上正式提出韜定律，以「時間縮微」（τ Scaling）替代傳統摩爾定律的「幾何縮微」（單純電晶體尺寸縮小），並宣稱這是中國企業在全球半導體領域首次提出的全新產業指導原則。
即通過將邏輯電路進行「摺疊」/垂直堆疊優化，縮短關鍵路徑的布線距離，減少電阻-電容負載（RC delay），從而壓縮信號傳播時間，達到系統性降低時間常數τ（主要是信號傳播時延），從而持續提升性能、電晶體有效密度和能效。
這樣就可以不依賴最先進EUV工藝節點，通過系統級集成和架構調整來進行性能提升。而中芯國際N+3在金屬布線間距指標上的提升，就是為邏輯電路摺疊提供工藝基礎（更密的布線有利於摺疊後的信號傳輸優化）。
韜定律為何沒成為國際主流研究方向？
華為提出的所謂韜定律，其核心思路是：在晶片製造工藝被卡脖子、難以繼續做出更小電晶體的情況下，轉而利用LogicFolding（邏輯摺疊）等技術，優化內部連結，讓信號連接的路徑更短，整體功能更緊湊，實現「時間縮微」。
這的確是一條可行的技術路線，但並非跨時代新技術，國外幾十年前就已經開始研究了。早在1964年，美國德州儀器實驗室就提出了這個思路，即當晶片尺寸縮小到極限後通過改變架構來繼續提升性能，也就是說，把晶片做成立體的三維結構。
1981—1990年，日本的NEC、夏普、富士通等公司先後研製出採用3D RSA（堆疊陣列）和TSV（矽通孔）技術的堆疊晶片產品，率先將堆疊晶片的想法變成了真實產品。
2018年，AMD推出了其第一代基於3D堆疊技術的商用產品，並逐步實現規模化量產。
既然國外研究和產品化起步更早，為什麼一直沒有把韜定律當成主流研究方向呢？答案是韜定律在技術上有幾個先天短板難以徹底解決。
第一個是散熱問題。大量電晶體和連接線路堆疊在很小的空間裡，熱量被層層結構包在中間，散熱信道嚴重受阻。長期高溫會加快元器件老化，嚴重影響晶片的使用壽命。而採用高導熱材料、複雜的散熱結構和熱隔離設計，又會大幅增加硬體成本和設計難度。
第二個是信號完整性和電磁干擾加劇問題。堆疊結構（3D-IC、TSV、先進封裝、多層互連）會增加寄生電容和寄生電阻，在高頻（尤其是GHz以上）工作時信號損耗加劇，電磁輻射和敏感性增加，最終導致功耗上升、發熱增加、晶片和電池耐用性下降。
第三個是物理尺寸限制。韜定律依靠邏輯摺疊和3D堆疊來提升性能，這會增加晶片的整體體積。因此，它更適合伺服器、數據中心和大型設備等對空間要求不高的場景，但對於可穿戴設備、微型傳感器、植入式醫療晶片等體積高度敏感的領域，則難以適用。
結語
在中國半導體產業在先進位造設備受限的背景下，中芯國際N+3工藝與華為韜定律形成了「工藝基礎+系統架構」的互補關係。中芯國際通過DUV多重曝光、工藝優化和設計協同，繼續推進電晶體微縮和部分工藝參數優化，本質上仍在延續傳統摩爾定律的發展路徑。
所謂韜定律更像是一種營銷化的概念包裝，它所提出的技術路線是基於當下沒有EUA光刻機下的一種妥協方案。換句話說，韜定律是在當前先進位程受限下的無奈選擇。將其吹噓為「新突破、顛覆性創新」，更多是宣傳的需要，而非對技術的客觀總結。
